陶耀宇博士现任职于北京大学人工智能研究院、集成电路学院，获国家优青（海外）。先后于上海交通大学、美国斯坦福大学、美国密歇根大学获电子工程学士、硕士和博士学位，并曾于美国高通公司担任主任研究科学家、美国甲骨文公司担任高级芯片设计工程师等。长期从事基于先进器件的软硬件协同芯片设计及系统研究，主要面向人工智能、脑机接口、通信编码等新兴领域。目前主要研究方向包括：1）基于忆阻器件的存算一体架构、神经形态架构芯片设计与系统应用；2）基于摩尔超晶格光子学器件的芯片架构及其前沿系统应用研究。学术成果发表数十篇国际顶尖芯片期刊与会议，包括JSSC、VLSI、ISSCC、MICRO等。在学术界/产业界主持/参与设计多款40nm/28nm/14nm制程AI芯片和物联网芯片，以第一发明人持有多项美国发明专利，专利相关芯片累计出货超亿颗。
【学术获奖情况】
（1） 2021年世界通信大会（IEEE Globecom）最佳论文奖；
（2） 2019年超大规模集成电路国际学术会议（IEEE VLSI）最佳论文提名奖；
（3） 2019年、2020年、2021年美国高通公司技术明星奖（QualStar Awards）;
（4） 2018年美国密西根大学Rackham博士生科学研究奖；
（5） 2015年Analog Devices模拟电路设计竞赛一等奖；
（6） 2013年国际电路与系统会议（IEEE ISCAS）最佳论文提名奖。
【代表性论文】
（1） Yaoyu Tao; Sung-Gun Cho; Zhengya Zhang; A Configurable Successive-Cancellation List Polar Decoder Using Split-Tree Architecture, IEEE Journal of Solid-State Circuits (JSSC), 2020, 56(2): 612-623.
（2） Yaoyu Tao; Zhengya Zhang; HiMA: A Fast and Scalable History-based Memory Access Engine for Differentiable Neural Computer, 2021 IEEE/ACM International Symposium on Microarchitecture (MICRO), Athens, Greece, 2021-10-18至2021-10-22.
（3） Yaoyu Tao; Zhengya Zhang; DNC-Aided SCL-Flip Decoding of Polar Codes. In2021 IEEE Global Communications Conference (GLOBECOM), Madrid, Spain, 2021 Dec 7. (最佳论文奖)
（4） Yaoyu Tao; Sung-Gun Cho; Zhengya Zhang; A 3.25Gb/s, 13.2pJ/b, 0.64mm2 Configurable Successive-Cancellation List Polar Decoder using Split-Tree Architecture in 40nm CMOS, 2019 Symposium on VLSI Circuits (VLSI), Kyoto, Japan, 2019-5-29至2019-6-1. (最佳论文提名奖)
（5） Yaoyu Tao; Shuanghong Sun; Zhengya Zhang; Efficient Post-Processors for Improving Error-Correcting Performance of LDPC Codes, IEEE Transactions on Circuits and Systems I: Regular Papers (TCAS-I), 2019, 66(10): 4032-4043.
（6） Yaoyu Tao; Joyce Kwong. "LDPC post-processor architecture and method for low error floor conditions." U.S. Patent No. 9,793,923. 17 Oct. 2017.
（7） Junkang Zhu*; Yaoyu Tao*; Zhengya Zhang. "eNODE: Energy-Efficient and Low-Latency Edge Inference and Training of Neural ODEs." In 2023 IEEE International Symposium on High-Performance Computer Architecture (HPCA), pp. 802-813. IEEE, 2023. (Co-first author)
（8） Youn Sung Park; Yaoyu Tao; Zhengya Zhang. "A fully parallel nonbinary LDPC decoder with fine-grained dynamic clock gating." IEEE Journal of Solid-State Circuits (JSSC) 50, no. 2 (2014): 464-475.
（9） Youn Sung Park, Yaoyu Tao; Zhengya Zhang. "A 1.15 Gb/s fully parallel nonbinary LDPC decoder with fine-grained dynamic clock gating." In 2013 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), pp. 422-423. IEEE, 2013.
（10） Youn Sung Park; Yaoyu Tao; Shuanghong Sun; Zhengya Zhang. "A 4.68 Gb/s belief propagation polar decoder with bit-splitting register file." In 2014 Symposium on VLSI Circuits Digest of Technical Papers (VLSI), pp. 1-2. IEEE, 2014.
（11） Lei Cai; Jing Wang; Lianfeng Yu; Bonan Yan; Yaoyu Tao*; Yuchao Yang*; Accelerating Neural-ODE Inference on FPGAs with Two-Stage Structured Pruning and History-based Stepsize Search, The 2023 ACM/SIGDA International Symposium on Field Programmable Gate Arrays (FPGA), Monterey, CA, USA, 2023-2-12至2023-2-14.
